東京高等裁判所 平成９年（行ケ）１２３号 判決 1998年7月28日
東京都千代田区丸の内２丁目２番３号
原告
三菱電機株式会社
代表者代表取締役
北岡隆
訴訟代理人弁理士
竹中岑生
東京都千代田区霞が関３丁目４番３号
被告
特許庁長官 伊佐山建志
指定代理人
木南仁
同
吉村宅衛
同
小池隆
主文
原告の請求を棄却する。
訴訟費用は原告の負担とする。
事実
第１ 当事者の求めた裁判
１ 原告
「特許庁が平成８年審判第１６８５号事件について平成９年４月３日にした審決を取り消す。訴訟費用は被告の負担とする。」との判決
２ 被告
主文と同旨の判決
第２ 請求の原因
１ 特許庁における手続の経緯
原告は、平成１年４月２２日、名称を「短絡防止装置」とする発明（以下、「本願発明」という。）につき、特許出願（平成１年特許願第１０２８２９号）をしたが、平成７年１２月７日拒絶査定を受けたので、平成８年２月１５日、拒絶査定不服の審判を請求した。特許庁は、この請求を平成８年審判第１６８５号事件として審理した結果、平成９年４月３日、「本件審判の請求は、成り立たない。」との審決をし、その謄本は、同年４月２８日原告に送達された。
２ 本願発明の要旨
被制御装置と電源との間に配設される第１のスイッチと、
前記被制御装置とグランドとの間に配設される第２のスイッチと、
前記第１、第２のスイッチのいずれか一方がオフした時点からいずれか他方がオンするまでの時間を制御する制御部と
を備えた短絡防止装置であって、
前記制御部は、前記第１、第２のスイッチのいずれか一方がオフした時点からいずれか他方がオンするまでの時間を設定され、基準とする矩形波信号と同期して計時を開始し、設定値に達すると信号を出力する設定値を任意に可変としたタイマーと、
ディジタル信号をラッチし、前記タイマーが出力する前記信号に基づいて出力するラッチ回路と、
前記ディジタル信号及びその反転信号を各一方の入力とし、前記ラッチ回路の出力を各他方の入力とし、前記第１、第２のスイッチをオン、オフ制御するための各信号を出力する第１、第２の論理回路と
を具備することを特徴とする短絡防止装置。（別紙１参照）
３ 審決の理由の要点
(1) 本願発明の要旨等
本願発明の要旨は、前項記載のとおりである。
(2) 引用例
特開昭６３－１２２３１４号公報（以下、「引用例」という。）には、特に第４図（別紙２第４図参照）の実施例を参照すると、高電位側電源ノードと低電位側電源ノードとの間に直列に接続されたＰチャネルトランジスタ及びＮチャネルトランジスタと、データ信号を所定時間遅延する可変遅延手段ＶＤＬと、データ信号を各一方の入力とし、可変遅延手段ＶＤＬの出力を各他方の入力とし、前記Ｐチャネルトランジスタ及びＮチャネルトランジスタをオン、オフ制御する２入カナンドゲートと２入力ノアゲートとを具備する出力バッファ回路が記載されており、「各実施例で使用される遅延手段は種種の遅延素子を利用することができるが、たとえば第６図（別紙２第６図参照）に示すようにクロック信号Φにより駆動されるＤ型フリップフロップ回路６１を用いれば、クロック信号Φの１サイクル分の遅延時間を得ることができる。」（甲第２号証４頁右下欄１２行ないし１７行）及び「本発明用の出力バッファ回路によれば、遅延手段を用いて出力用のＰチャネルトランジスタおよびＮチャネルトランジスタの反転タイミングを調整することにより貫通電流を低減することができる。」（同５頁左上欄１８行ないし右上欄２行）とも記載されている。
(3) 対比
そこで、本願発明と引用例記載の発明とを対比すると、引用例には高電位側電源ノードと低電位側電源ノードとの間に直列に接続されたＰチャネルトランジスタ及びＮチャネルトランジスタに被制御装置が接続されることについては、明記されていないが、Ｐチャネルトランジスタ及びＮチャネルトランジスタの接続点である出力ノードＮｏに何らかの回路等が接続されることは明らかであって、引用例記載の「高電位側電源ノード」、「低電位側電源ノード」、「Ｐチャネルトランジスタ」、「Ｎチャネルトランジスタ」、「データ信号」及び「２入力ナンドゲートと２入力ノアゲート」は、それぞれ、本願発明の「電源」、「グランド」、「第１のスイッチ」、「第２のスイッチ」、「ディジタル信号」及び「第１、第２の論理回路」に相当するものであるから、両者は、被制御装置と電源との間に配設される第１のスイッチと、前記被制御装置とグランドとの間に配設される第２のスイッチと、前記第１、第２のスイッチのいずれか一方がオフした時点からいずれか他方がオンするまでの時間を制御する制御部とを備え、前記制御部は、前記第１、第２のスイッチのいずれか一方がオフした時点からいずれか他方がオンするまでの時間を可変とした回路と、ディジタル信号を一方の入力とし、前記回路の出力を各他方の入力とし、前記第１、第２のスイッチをオン、オフ制御するための各信号を出力する第１、第２の論理回路とを具備する装置である点で一致するものと認められ、次の点で相違するものと認められる。
<１> 本願発明は、短絡防止装置であるのに対し、引用例記載の発明は、出力バッファ回路である点、
<２> 前記制御部が、本願発明では、前記第１、第２のスイッチのいずれか一方がオフした時点からいずれか他方がオンするまでの時間を設定され、基準とする矩形波信号と同期して計時を開始し、設定値に達すると信号を出力する設定値を任意に可変としたタイマーと、ディジタル信号をラッチし、前記タイマーが出力する前記信号に基づいて出力するラッチ回路であるのに対し、引用例記載の発明は、ディジタル信号を遅延する可変遅延手段ＶＤＬである点、及び、
<３> 本願発明は、ディジタル信号及びその反転信号を第１、第２の論理回路の各一方の入力としているのに対し、引用例記載の発明は、ディジタル信号を第１、第２の論理回路の各一方の入力としている点。
(4) 当審の判断
そこで、上記相違点について検討する。
<１> 相違点<１>については、引用例記載の出力バッファ回路は、第１、第２のスイッチが同時にオンすることがないようにタイミングを調整することにより、貫通電流を低減することができるものであり、本願発明の短絡防止装置の第１、第２のスイッチが同時にオンすることがないようにタイミングを調整することにより、電源とグランドとが短絡されるのを防止するものと作用・効果において差異はないので、上記相違点を格別のものとすることはできない。（本願明細書発明の詳細な説明に「本発明は・・・電源とグランドとの短絡を防止する装置に関する。」及び「スイッチ２９が・・・、即ち両スイッチ２９、３０が同時にオンして、電源とグランドとが短絡されるのを防止する短絡防止時間が存在するようになっている。」と記載されている。）
<２> 相違点<２>については、設定値を任意に可変としたタイマーと、そのタイマーの出力に基づいて出力するラッチ回路を可変遅延手段として使用することは、周知の技術であって（例えば、実願昭５７－２１７４号（実開昭５８－１０７６２５号公報）のマイクロフィルム等参照）、引用例記載の可変遅延手段として上記周知のものを採用するようなことは、引用例記載の可変遅延手段ＶＤＬがクロック信号Φに基づいて出力するラッチ機能を備えているものであることを考慮すると、当業者が容易になし得ることと認められる。
<３> 相違点<３>については、同一の動作を行う範囲で引用例記載の第１、第２の論理回路の種類を変更して、入力として反転信号を使用するものとするようなことは、当業者が適宜なし得る設計事項に属することと認められる。
(5) むすび
したがって、本願発明は、引用例記載の発明及び上記周知技術に基づいて当業者が容易に発明をすることができたものであるから、特許法２９条２項の規定により特許を受けることができない。
４ 審決を取り消すべき事由
審決の理由の要点(1)（本願発明の要旨等）、同(2)（引用例）及び同(3)（対比）は認める。
同(4)（当審の判断）中、<１>のうち、かっこ内の記載は認め、その余は争う。<２>のうち、「設定値を任意に可変としたタイマーと、そのタイマーの出力に基づいて出力するラッチ回路を可変遅延手段として使用することは、周知の技術であ」ることは認め、その余は争う。<３>は争う。
同(5)（むすび）は争う。
審決は、相違点についての判断を誤った結果、進歩性の判断を誤ったものであるから、違法なものとして取り消されるべきである。
(1) 取消事由１（相違点<１>についての判断の誤り）
審決の相違点<１>についての判断は、誤りである。
短絡防止装置と出力バッファ回路とは、その機能上、動作上において厳然とした差異を有するものである。したがって、引用例記載の出力バッファ回路を本願発明の短絡防止装置に適用するには極めて大きな困難性を伴うものである。
すなわち、本願発明の第１及び第２のスイッチは、被制御装置の動作保護のために、ある期間オフ状態とされるものである。これに対し、引用例記載の発明は、出力バッファ回路（データ出力のバッファ動作すなわち緩衝動作を行うもの）であるから、出力としてのデータは遅延するにせよ必ず出力されることが前提とされているものであって、貫通電流を減少し消費電力を低減するという目的を遂行する限りにおいては第１及び第２のスイッチが同時にオンすることのないように動作するものであるが、ある期間オフ状態とするというようなことは、およそ考えられない。引用例記載の発明においては、「貫通電流の大きさと前記遅延動作に伴うバッファ回路の動作速度低下とのトレードオフを考える」（甲第２号証第４頁右上欄７行ないし９行）と記載されているように、バッファ回路の動作速度を優先する場合には、貫通電流が生じること、すなわち第１及び第２のスイッチの同時オン状態も起り得ることを示している。
(2) 取消事由２（相違点<２>についての判断の誤り）
審決の相違点<２>についての判断は、誤りである。
本願発明は、タイマーの設定時間を変えることで、いずれか一方のスイッチがオフした後、いずれか他方のスイッチがオンするまでの時間を任意に設定することができ、さらに短絡防止時間は、タイマーとラッチ回路と第１、第２の論理回路とによって集積回路の製造パラメータのばらつきの影響、熱的影響を受けることなく、被制御装置の特性に応じた精細な設定が可能となり、確実な短絡防止を図ることができるのである。
引用例には、本願発明の特定構成のタイマー及びラッチ回路を採用することにより、出力信号に遅延を加えることなく、第１、第２のスイッチの同時オンを確実に防止するとの技術思想について記載がなく、それを示唆するところもないのであって、設定値を任意に可変としたタイマーとそのタイマーの出力に基づいて出力するラッチ回路を可変遅延手段として使用することが一般的に周知の技術であるとしても、これらから本願発明の要旨とする構成が導き出せるものではなく、本願発明の特別顕著な作用効果を奏することはできない。
遅延手段としてラッチ回路を用いる点が周知であったとしても、これは、あくまでも遅延手段としての構成であって、第１、第２のスイッチのいずれか一方がオフした時点からいずれか他方がオンするまでの時間を設定するものではない。
(3) 取消事由３（相違点<３>についての判断の誤り）
審決の相違点<３>についての判断は、誤りである。
本願発明において、ディジタル信号及びその反転信号を第１、第２の論理回路の各一方の入力としたのは、第１、第２のスイッチの同時オフ状態を確実に設定し、被制御装置の動作保護を的確に行う旨の本願発明の技術思想を達成するために必須の構成要件であって、これにより本願発明の作用効果を奏することができるのであるが、このように構成することは、当業者が適宜なし得ることではない。。
第３ 請求の原因に対する認否及び反論
１ 認否
請求の原因１ないし３は認め、同４は争う。審決の認定、判断は正当であり、原告主張の誤りはない。
２ 反論
(1) 取消事由１について
<１> 本願発明は、原告も主張しているとおり、特に集積回路として形成されるものであり、電源電圧とグランド電圧を交互に被制御装置に供給できるようにした制御回路における電源電圧とグランドとの短絡を防止する短絡防止装置において、第１、第２のスイッチのいずれか一方がオフした時点からいずれか他方がオンするまでの時間、つまり、短絡防止時間を設けるとともにこの短絡防止時間を任意に調整できる構成とすることによって、精度良く短絡防止時間の設定を可能としたものである。
他方、引用例記載の発明も、半導体集積回路として形成されるものであり、本願発明の第１、第２スイッチに相当する引用例のＰチャンネルトランジスタ及びＮチャンネルトランジスタの出力ノードＮｏに何らかの回路等が接続されるのは明らかである。そして、本願発明は信号線へ加えられるハイレベル、ロウレベルの電圧によって上記第１、第２スイッチのオンオフを制御するとともに短絡防止時間の設定を可能としたものであるが、引用例記載の発明も同様のハイレベルとロウレベルの信号が加えられその切替わりにおいて、本願発明と同様の上記短絡防止時間を設けるとともに、制御信号によって可変遅延手段の遅延時間を制御して短絡防止時間の設定を可能としたものである。
したがって、本願発明と引用例記載の発明は、短絡を防止するという効果及び上記のようにその機能あるいは動作において差異はなく、同一技術分野に属する技術として取り扱われるのは当然のことである。
ちなみに、両者は、国際特許分類のＨ０３Ｋ１７／１６（パルス技術のうち、混信電圧または混信電流を消去する技術を分類する。例えば、外来ノイズの除去、貫通電流の除去や低減等）、Ｈ０３Ｋ１９／０９４（２入力１出力を持つ回路のうち、半導体装置を用いるもの、特に電界効果トランジスタを用いるものを分類する。）に分類される技術として取り扱われている。
<２> 原告は、引用例には第１、第２のスイッチの同時オン状態も起こり得ることが記載されている旨主張するが、引用例（甲第２号証）には、「上記第４図（第５図の誤記と認められる。別紙２第５図参照）の回路によれば、高速動作させたい場合には第２のＣＭＯＳスイッチ５３をオンさせるように制御し、貫通電流を低減させて消費電力を低減させたい場合には第１のＣＭＯＳスイッチ５２をオンさせるように制御するように選択することが可能になる。」（４頁右下欄６行ないし１１行）と記載されており、この記載は、引用例には第１のＣＭＯＳスイッチの選択によって本願発明と同様の実施態様を有する装置が明示されていることを意味し、原告のこの点の主張は当を得ていない。
(2) 取消事由２について
可変遅延手段のオンオフによってなされる遅延は、本願発明の第１、第２のスイッチのいずれか一方がオフした時点からいずれか他方がオンする時点までの時間を設定するもので、本願発明のタイマーとラッチ回路が行う遅延と何ら変わらないものである。
また、本願発明の第１、第２のスイッチはその構成が細かく限定されたものでなく、第１、第２のスイッチのいずれか一方がオフした時点からいずれか他方がオンする時点までの短絡防止時間を形成しうるものであればよく、引用例のスイッチは本願発明のスイッチと同様の機能を有するものである。
さらに、引用例の可変遅延手段は第１、第２のスイッチのいずれか一方がオフした時点からいずれか他方をオンするまでの時間を制御する制御部として働き、第１、第２のスイッチの同時オフ状態を確実に設定し短絡防止を行うものである。
そして、引用例の可変遅延手段と同様の動作をする設定値を任意に可変としたタイマーと、このタイマーの出力に基づいて出力するラッチ回路は既に周知の事項である。
これらのこと、及び、引用例の可変遅延手段がクロック信号に基づいて出力するラッチ機能を備えているものであることを考慮すると、「引用例記載の可変遅延手段として、上記周知のものを採用することは、当業者が容易になし得ること」とした審決の判断に誤りはない。
(3) 取消事由３について
引用例の実施例第４図（別紙２第４図参照）の回路のタイミング波形図は、同号証の第２図（別紙２第２図参照）に示されたタイミング図を参照すると、データ信号、可変遅延手段の出力、ナンド回路の出力、ノア回路の出力タイミング波形図は別紙３参考図２のようになり、これによって本願発明と同様の第１、第２のスイッチのいずれか一方がオフした時点からいずれか他方がオンする時間を制御しうるものである。そして、引用例の第４図のものは、第１のスイッチとして、スイッチへの入力がロウレベルのときオン、ハイレベルのときオフし、第２のスイッチとして、ハイレベルのときオン、ロウレベルの時オフするものが採用されているが、採用するスイッチのタイプは適宜に決め得るもので、ハイレベルの入力でオンし、ロウレベルの入力でオフするものを両方のスイッチに採用すれば、上記第１、第２のスイッチのいずれか一方がオフした時点からいずれか他方がオンする時間を制御しうる両スイッチへの入力タイミング波形は、二つのスイッチの動作から別紙３参考図３のようであればよいことは自明である。
このような動作のために必要な論理回路は、論理回路の動作を考慮すれば、引用例の第４図（別紙２第４図参照）、別紙３参考図１のナンド回路をノア回路に、ノア回路をアンド回路にすればよく（別紙３参考図４及び７参照）、製造の容易性等で両方の論理回路をアンド回路にする場合は別紙３参考図４のノア回路を２つの入力部にインバータを有するアンド回路とし別紙３参考図５のようにすればよいことも、論理回路の動作を考慮すれば自明の事項である。この場合、本願発明のいうディジタル信号及びその反転信号を第１、第２の論理回路の各一方の入力としているものになる。そして、上記２つのインバータを１つにしてデータ信号を反転するように用いれば、制御部から下段のアンド回路へ送る信号をインバータで反転すればいいことも自明の事項である。このようにして形成された回路（別紙３参考図６参照）は本願発明の一実施例である本願に添付された第１図（別紙１第１図参照）の回路と同一であり、上記のような回路の変更は当業者が適宜なしうる設計事項に属する程度のことである。
また、上記のような変更のための論理、例えば、２つの入力から必要な出力を出すためのもの、ノア回路の他の回路への変換等は、論理演算を取り扱うブール代数においても、定理あるいは代表的な論理関数としてよく知られたものである（乙第１号証参照）。
したがって、同一の動作を行う範囲で引用例記載の第１、第２の論理回路の種類を変更して、反転信号を使用するようなものとするようなことは、当業者が適宜なし得る設計事項に属するとした審決の判断に誤りはない。
理由
１ 請求の原因１（特許庁における手続の経緯）、同２（本願発明の要旨）及び同３（審決の理由の要点の記載）については、当事者間に争いがない。
そして、審決の理由の要点(2)（引用例）及び同(3)（対比）は当事者間に争いがない。
２ 原告主張の取消事由の当否について判断する。
(1) 取消事由１について
<１>(a) 甲第４ないし第７号証によれば、本願明細書には、短絡防止装置に関して、「被制御装置と電源との間に配設される第１のスイッチと、前記被制御装置とグランドとの間に配設される第２のスイッチと、前記第１、第２のスイッチのいずれか一方がオフした時点からいずれか他方がオンするまでの時間を制御する制御部とを備えた短絡防止装置」（甲第７号証特許請求の範囲）、「而してこのような従来装置の動作を第４図（別紙１第４図参照）に示すタイミングチャートに従って説明する。いま信号２１（別紙１第３図参照）に第４図に示す如くハイレベル(H)、ローレベル(L)が交互する信号Ｇが加えられたときはＮＯＲ回路２２、ＡＮＤ回路２３の各一方の入力端にはそのままの信号が、またＮＯＲ回路２２、ＡＮＤ回路２３の各他方の入力端には、遅延回路２４を介して所定時間ｄ1だけ遅延せしめられた信号Ｊが入力される。これによってＮＯＲ回路２２からは信号Ｇ、Ｊが共にローレベルとなっている間に信号Ｅがハイレベルの状態で出力され、スイッチ２９がオンされて電源電圧Ｖはスイッチ２９を介して被制御装置３１に印加される。一方ＡＮＤ回路２３からは信号Ｇ、Ｈが共にハイレベルとなっている間、信号Ｆがハイレベルの状態で出力され、スイッチ３０がオンされて被制御装置３１にスイッチ３０を介してグランド電圧が印加されることとなる。これによってスイッチ２９がオン又はオフする時点とスイッチ３０がオン又はオフする時点との間にはスイッチ２９、３０が共にオフの状態となる時間ｄ1、即ち両スイッチ２９、３０が同時にオンして、電源とグランドとが短絡されるのを防止する短絡防止時間が存在するようになっている。」（甲第４号証２頁１８行ないし３頁末行、甲第５号証２頁６行、７行）と記載されていることが認められる（一部は、当事者間に争いがない。）。
この記載によれば、本願発明の短絡防止装置は、被制御装置と電源との間に配設される第１のスイッチと、前記被制御装置とグランドとの間に配設される第２のスイッチとから構成され、被制御装置に対して電力を供給する装置に関して、ハイ、ロウが交互する信号が加えられた時、前記第１、第２のスイッチのいずれか一方がオフ、他方がオフするように動作するもので、スイッチの動作切換時に両スイッチ２９、３０が同時にオンして電源とグランドとが短絡されるのを防止するものである。
(b) 他方、甲第２号証によれば、引用例には、「第８図（別紙２第８図参照）は従来のトライステート型の出力バッファ回路を示している。即ち、ＶDD電源ノードとＶSS電源ノード（接地端）との間にＰチャネルトランジスタＴP及びＮチヤネルトランジスタＴNが直列に接続されており」（２頁左上欄８行ないし１２行）、「ところで、電流駆動能力の大きいＣＭＯＳ出力バッファを数多く有するＬＳＩ（大規模集積回路）では、上記バッファの貫通電流成分がＬＳＩチップ全体の消費電力に大きな影響を与えるので、これを低減する必要がある。」（２頁右下欄５行ないし９行）と記載されていることが認められる。
この記載によれば、引用例記載の発明は、次段の回路と電源との間に配設される第１のスイッチＴPと、前記次段の回路とグランドとの間に配設される第２のスイッチＴNとから構成され、次段回路に対して電力を供給する装置に関して、ハイ、ロウが交互する信号（データ信号Ｄ）が加えられた時、前記第１、第２のスイッチのいずれか一方がオフ、他方がオフするように動作するもので、スイッチの動作切換時に両スイッチＴP、ＴNが同時にオンして貫通電流が流れるのを防止するものであると認められる。
(c) そうすると、本願発明の短絡防止装置と引用例記載の出力バッファ回路とは、構成及び動作において共通しており、格別の差異はないものと認められる。
<２> さらに、甲第２号証、乙第２及び第３号証並びに弁論の全趣旨によれば、本願発明の国際特許分類（第５版）はＨ０３Ｋ１７／１６、Ｈ０３Ｋ１９／０９４４であり、引用例記載の発明の国際特許分類（第４版）はＨ０３Ｋ１７／１６、１９／００、１９／０９４であり、Ｈ０３Ｋ１７／１６（電子的スイッチングまたはゲート、すなわち、メークおよびブレーク接点によらないもののうち、混信電圧または混信電流を消去するための変形）で同一であり、また、Ｈ０３Ｋ１９／０９４（論理回路、すなわち１出力に作用する少なくとも２入力をもつもの；反転回路のうち、電界効果トランジスタを用いるもの）で同一であり（国際特許分類Ｈ０３Ｋ１９／０９４４は、第５版においてＨ０３Ｋ１９／０９４の下位に新しく展開された分類である。）、本願発明と引用例記載の発明は、国際特許分類の観点からも共通していることが認められる。
<３> そうすると、引用例記載の出力バッファ回路は、第１、第２のスイッチが同時にオンすることがないようにタイミングを調整することにより、貫通電流を低減することができるものであり、本願発明の短絡防止装置の第１、第２のスイッチが同時にオンすることがないようにタイミングを調整することにより、電源とグランドとが短絡されるのを防止するものと作用、効果において差異はないので、相違点<１>を格別のものとすることはできない旨の審決の判断に誤りはないと認められる。
<４> 原告は、引用例記載の発明は、出力バッファ回路であるから、出力としてのデータは必ず出力されることが前提とされているものであり、貫通電流を減少し消費電力を低減するという目的を遂行する限りにおいては第１及び第２のスイッチが同時にオンすることのないように動作するものであるが、ある期間オフ状態とするというようなことは考えられず、バッファ回路の動作速度を優先する場合には第１及び第２のスイッチの同時オン状態も起り得る旨主張する。
しかしながら、甲第２号証によれば、引用例には、「次に、上記トライステート型の出力バッファ回路の動作を第２図（別紙２第２図参照）のタイミングチャートを参照して説明する。ＥＮ信号が低レベルのときには、ナンドゲート１１（別紙２第１図参照）の出力点ａが高レベル、ノアゲート１２の出力点ｂが低レベルになるので、両トランジスタＴP、ＴNともオフ状態になり、出力ノードＮOは高インピーダンス状態になる。」（３頁左下欄１８行ないし右上欄４行）と記載されていることが認められ、この記載及び第２図によれば、引用例記載の発明において第２図のＴPオフからＴNオン間での期間及びＴNオフからＴPオンの期間は、両トランジスタＴP、ＴNは共にオフするものと認められる。したがって、原告のこの点の主張は採用することができない。
<５> よって、原告主張の取消事由１は理由がない。
(2) 取消事由２について
<１> 「設定値を任意に可変としたタイマーと、そのタイマーの出力に基づいて出力するラッチ回路を可変遅延手段として使用することは、周知の技術であ（る）」ことは、当事者間に争いがない。
<２>(a) 甲第４ないし第７号証によれば、本願明細書には（別紙１第１図、第２図参照）、タイマーとラッチにつき、「一方信号Ａが設定タイマー４に入力されると設定タイマー４は信号Ａの立ち上がり（又は立ち下がりでもよい）の都度計時動作を開始し、この計時動作の開始と同時的にローレベルからハイレベルに立ち上がり、予め設定された短絡防止時間ｄOに相当する時間だけハイレベルを維持し、計時が完了するとハイレベルからローレベルに立ち下がる信号Ｃをラッチ回路７へ出力する。
ラッチ回路７は設定タイマー４が計時動作を完了し、信号Ｃが立ち下がるのと同期してインバータ回路３の出力信号Ｂを取り込み、これを信号ＱとしてＡＮＤ回路５、インバータ回路８へ出力する。
第２図に示す如く、信号Ｃの最初の立ち下がり時における信号Ｂはローレベルの状態にあり、インバータ回路３の信号Ｂはハイレベルの状態にあるから、ラッチ回路７の出力信号Ｑはハイレベルの状態となり、この状態でＡＮＤ回路５に、またインバータ回路８を経て反転された信号Ｑがローレベルの状態でＡＮＤ回路６に夫々出力されることとなる。
これによってＡＮＤ回路５の両入力端には信号Ｂ、Ｑがハイレベルの状態で夫々入力されることとなり、その出力信号Ｅは設定タイマー４の出力信号Ｃが立ち下がるのと同時的にハイレベルとなり、次に設定タイマー４の出力信号Ｃが立ち上がるとき迄、換言すれば信号Ｂが立ち上がるときまでハイレベルの状態に維持される。
一方ＡＮＤ回路６は一方の入力端には信号Ｂがそのまま、また他方の入力端には信号Ｑが入力されるから、信号Ｂがハイレベルの状態から立ち下がる迄の間は信号Ｑもハイレベルの状態にあり、その出力信号Ｆはハイレベルに維持され、また信号Ｂがハイレベルの状態から立ち下がると同時に、換言すれば信号Ｅがハイレベルの状態に立ち上がるのに時間ｄOだけ先立ってローレベルの状態となり、また信号Ｑがハイレベルの状態から立ち下がるのと同時に、換言すれば信号Ｅがハイレベルの状態から立ち下がった後ｄO時間後に信号Ｆがハイレベルの状態となる。」（甲第４号証８頁１１行ないし１０頁９行、甲第５号証２頁１０行ないし１２行、甲第６号証２頁１４行）と記載されていることが認められる。
これらの記載によれば、本願発明におけるタイマーの意義は、信号Ｂの立ち下がり又は立ち上がりとそれぞれ同時に立ち上がり、一定時間後にロウレベルに復帰するパルス状信号である信号Ａを基に、設定タイマー４によってあらかじめ自由に設定された短絡防止時間ｄOを持つ信号Ｃを形成することであり、ラッチ回路はこの信号Ｃを用いて信号Ｂの反転信号で時間ｄO遅延した信号Ｑを形成することであるものと認められる。
そして、本願明細書添付の第１図（別紙１第１図参照）によれば、ラッチ回路としてＤ型フリップフロップが使用されていることが認められる。
(b) これに対し、甲第２号証によれば、引用例には、「第４図（別紙２第４図参照）は他の実施例に係る出力バッファ回路を示しており、出力用のＰチャネルトランジスタＴPのゲートに２入力ナンドゲート４１の出力が入力し、出力用のＮチャネルトランジスタＴNのゲートに２入力のノアゲート４２の出力が入力し、上記ナンドゲート４１およびノアゲート４２の各一方の入力としてデータ信号Ｄが入力する。そして、データ信号Ｄが可変遅延手段ＶＤＬを経て上記ナンドゲート４１およびノアゲート４２の各他方の入力となっている。」（４頁左下欄６行ないし１５行）と記載されていることが認められる。
この記載によれば、引用例の第４図の回路においては、データ信号Ｄは、ＶＤＬによってある時間遅延された信号が形成されることが認められる。そうすると、ＶＤＬは本願発明の設定タイマーとラッチ回路を合成したものに相当するものと認められる。
(c) さらに、甲第２号証によれば、引用例には、「なお、前記各実施例で使用される遅延手段は種種の遅延素子を利用することができるが、たとえば第６図（別紙２第６図参照）に示すようにクロック信号φにより駆動されるＤ型フリップフロップ回路６１を用いれば、クロック信号φの１サイクル分の遅延時間を得ることができる」（４頁右下欄１２行ないし１７行）と記載されていることが認められ、この記載によれば、本願発明と引用例記載の発明とは、Ｄ型フリップフロップのクロック端子に、本願発明ではタイマーの出力を、引用例記載の発明ではクロックφを入力し遅延させる点で一応相違しているが、双方ともにＤ型フリップフロップを使用する点で共通しているものである。
(d) そうすると、前記のとおり、可変遅延手段としてタイマーとラッチ回路の組合せとして使用することは周知であるから、引用例の第４図において、ＶＤＬすなわち可変遅延手段をタイマーとラッチ回路を組み合わせたものにより置換することは、当業者が容易になし得ることであると認められ、そのように構成することによる効果も、予測可能な程度のものであると認められる。
<３> これに反すう原告の主張は、上記に説示したところに照らし、採用することができない。
<４> よって、審決の相違点<２>についての判断に誤りはなく、原告主張の取消事由２は理由がない。
(3) 取消事由３について
<１>(a) 甲第４ないし第７号証によれば、本願明細書には（別紙１第１図、第２図参照）、「これによってＡＮＤ回路５の両入力端には信号Ｂ、Ｑがハイレベルの状態で夫々入力されることとなり、その出力信号Ｅは設定タイマー４の出力信号Ｃが立ち下がるのと同時的にハイレベルとなり、次に設定タイマー４の出力信号Ｃが立ち上がるとき迄、換言すれば信号Ｂが立ち上がるときまでハイレベルの状態に維持される。
一方ＡＮＤ回路６は一方の入力端には信号Ｂがそのまま、また他方の入力端には信号Ｑが入力されるから、信号Ｂがハイレベルの状態から立ち下がる迄の間は信号Ｑもハイレベルの状態にあり、その出力信号Ｆはハイレベルに維持され、また信号Ｂがハイレベルの状態から立ち下がると同時に、換言すれば信号Ｅがハイレベルの状態に立ち上がるのに時間ｄOだけ先立ってローレベルの状態となり、また信号Ｑがハイレベルの状態から立ち下がるのと同時に、換言すれば信号Ｅがハイレベルの状態から立ち下がった後ｄO時間後に信号Ｆがハイレベルの状態となる。
これによってスイッチ９、１０は一方がオフの状態からオンの状態になるときは、これに時間ｄOだけ先立って他方がオンの状態からオフの状態となり、また一方がオンの状態からオフの状態になるときはこれとｄOの時間遅れて他方がオフの状態からオンの状態となり、夫々がオン状態となる始点と終点との間に両者ともオフの状態となる時間ｄOが存在し、両スイッチ９、１０が同時にオン状態となって短絡が発生するのが確実に防止されることとなる。」（甲第４号証９頁１０行ないし１０頁１９行、甲第６号証２頁１５行、１６行）と記載されていることが認められる。
この記載によれば、本願発明において「ディジタル信号及びその反転信号を第１、第２の論理回路の各一方の入力とした」意義は、第２のスイッチ１０に対しオフする信号を形成し、第１のスイッチ９に対し前記オフする信号の期間にオンする信号を形成し、又はこの逆の動作をする信号を形成することであると解される。
(b) 他方、甲第２号証によれば、引用例には、第１図（別紙２第１図参照）の動作について（引用例の別紙２第４図の動作は原理的には第１図の動作と同じであると認められる。）、「本発明の出力バッファ回路は、出力用のＰチャネルトランジスタのゲート入力を与える第１の多入力論理回路および出力用のＮチャネルトランジスタのゲート入力を与える第２の多入力論理回路に対して、それぞれ１つの入力として、データ信号またはその反転信号を遅延手段により所定時間遅延させた信号を与えるようにしてなることを特徴とする。」（３頁右上欄４行ないし１１行）、「上記動作において、データ信号Ｄのレベル反転時における出力点ａ、ｂの応答時間は遅延手段ＤＬの存在により次に述べるようになる。即ち、データ信号Ｄが高レベルから低レベルに変化するとき、ナンドゲート１１の出力点ａはその論理閾値（通常は１／２ＶDD）よりデータ信号Ｄのレベルが低くなると同時に高レベルになるのに対して、ノアゲート１２の出力点ｂは遅延手段ＤＬの入力が低レベルになってから出力が低レベルになるまでの遅延時間分だけ遅れて高レベルになる。したがって、ＰチャネルトランジスタＴPがそれまでのオン状態からオフ状態になる動作よりもＮチャネルトランジスタＴNがそれまでのオフ状態からオン状態になる動作の方が遅く開始し、貫通電流が低減する。同様に、データ信号Ｄが低レベルから高レベルに変化するとき、ノアゲート１２の出力点ｂはその論理閾値（通常は１／２ＶDD）よりデータ信号Ｄのレベルが高くなると同時に低レベルになるのに対して、ナンドゲート１１の出力点ａは遅延手段ＤＬの入力が高レベルになってから出力が高レベルになるまでの遅延時間分だけ遅れて低レベルになる。したがって、ＮチャネルトランジスタＴNがそれまでのオン状態からオフ状態に変化する動作よりもＰチャネルトランジスタＴPがそれまでのオフ状態からオン状態になる動作の方が遅く開始し、貫通電流が低減する。」（３頁右下欄１８行ないし４頁右上欄３行）と記載されていることが認められる。
この記載によれば、引用例記載の発明も、ＮチャネルトランジスタＴNがオン状態からオフ状態に変化する動作よりもＰチャネルトランジスタＴPがそれまでのオフ状態からオン状態への動作が遅く開始するようにしたものであると理解することができる。
(c) そうすると、引用例記載の発明も、動作、作用効果の点で、本願発明と何ら変わるところはないと認められる。
(d) そして、弁論の全趣旨によれば、本願発明第１図の回路と引用例第４図の回路が等価なものであることは当業者にとって明らかであり、このように論理回路の種類を変更して、入力として反転信号を使用するものとするようなことは、当業者が適宜なし得る程度のことであると認められる。本願発明のように構成することにより奏する効果も、当然予想し得る程度のものであると認められる。
<２> したがって、審決の相違点<３>についての判断に誤りはなく、原告主張の取消事由３は理由がない。
３ よって、原告の本訴請求は理由がないから棄却することとし、訴訟費用の負担について行政事件訴訟法７条、民事訴訟法６１条を適用して、主文のとおり判決する（平成１０年７月９日口頭弁論終結）。
（裁判長裁判官 永井紀昭 裁判官 濵崎浩一 裁判官 市川正巳）
別紙 １
<省略>
１、２・・・信号線
３・・・インバータ回路
４・・・設定タイマ
５、６・・・ＡＮＤ回路
７・・・ラッチ回路
８・・・インバータ回路
９、１０・・・スイッチ
１１・・・被制御装置
<省略>
別紙 ２
<省略>
別紙 ３
<省略>